采用VHDL语言设计一个1位二进制半减器,然后采用元件例化语句进一步设计出1位二进制全减器

巡山小妖精
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2020年08月02日 09:22
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采用VHDL语言设计一个1位二进制半减器,然后采用元件例化语句进一步设计出1位二进制全减器

LIBRARY IEEE; --半减器描述
USE _LOGIC_;
ENTITY h_subtracter IS
PORT (a,b:IN STD_LOGIC;
Sub,Bro:OUT STD_LOGIC);
END;
ARCHITECTURE one OF h_subtracter IS
BEGIN
PROCESS (a,b)
BEGIN
Sub<=a XOR b;Bro<=(NOT a) AND b;
END PROCESS;
END;


LIBRARY IEEE; --全减器
USE _LOGIC_;
ENTITY f_subtracter IS
PORT (ain,bin,Bro_in:IN STD_LOGIC;
Sub_out,Bro_out:OUT STD_LOGIC);
END;
ARCHITECTURE one OF f_subtracter IS
COMPONENT h_subtracter
PORT (a,b:IN STD_LOGIC;
Sub,Bro:OUT STD_LOGIC);
END COMPONENT;
SIGNAL c,d,e:STD_LOGIC;
BEGIN
u1:h_subtracter PORT MAP(a=>ain,b=>bin,Sub=>c,Bro=>d);
u2:h_subtracter PORT MAP(a=>c,b=>Bro_in,Sub=>Sub_out,Bro=>e);
Bro_out<=d OR e;
END;

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