数字系统设计 期中考试试卷 答案 OK
元宵节作文-入党积极分子思想汇报范文
《数字系统设计》期中考试
试卷A （闭卷）
班级
学号 姓名 成绩
一．
单项选择题（每题2分，共20分）
1. 表示任意两位无符号十进制数需要（ B
）二进制数。
A．6 B．7 C．8 D．9
2. 补码1．1000的真值是（ D ）。
A． +1.0111 B.
-1.0111 C. -0.1001 D. -0. 1000
3.
根据反演规则，F=(A’+C)(C+DE)+E’的反函数为（ A ）。
A.
F=(AC+C(D+E))E
C. F'=(AC’+C’D’+E’)E
B. F’=AC+C(D+E)E
D. F’=A’C+C(D+E)E’
4.
要使JK触发器在时钟作用下的新态与初态相反，JK端取值应为（ D ）。
A．JK=00
B. JK=01 C. JK=10 D. JK=11
5.
设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（ B ）个2输入
的异或门。
A．2 B. 3 C. 4 D. 5
6. 在下列三个逻辑函数表达式中，（ A ）是最小项表达式。
A.
Y(A,B)=AB’+A’B
B. Y(A,B,C)= AB’+A’B
+A’BC+AB’C
D. Y(A,B,C,D)=A’B’C’+AC’B+ABC+A’B’C
C. Y(A,B,C)=A’BC+AB’C+BC’
7. 采用OC门主要解决了（ B
）。
A. TTL与非门不能相与的问题 B.
TTL与非门不能线与的问题
C. TTL与非门不能相或的问题
A.
(A’+B’)(C’+D’)
C. (A+B’)(C+D’)
D.
TTL与非门抗干扰的问题
8. 逻辑函数F=AB+CD，其对偶函数F*为（ C ）。
B. (A’+B)(C’+D)
D. (A+B)(C+D)
9.
逻辑函数Y=(AB+B)CD+(A+B)(B+C)的最简与或形式为（ B ）。
A.
AB+C B. AC+B C. A+BC D. AB+BC+AC
10.
卡诺图上变量的取值顺序是采用（ B
）的形式，以便能够用几何上的相邻关系表示
逻辑上的相邻。
A. 二进制码
B. 循环码 C. ASCII码 D. 十进制码
二． 判断题（判断
各题正误，正确的在括号内记“∨”,错误的在括号内记“×”,并在划线处改
正。每题2分，共10分
）
1. 原码和补码均可实现将减法运算转化为加法运算。
改正：补码可实现将减法运算转化为加法运算，原码不行。
2.
并行加法器采用超前进位（并行进位）的目的是简化电路结构。 （ × ）
改正：并行加法器采用超前进位（并行进位）的目的是为了提高运算速度。
3.
优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。 （ × ）
改正：优先编码器允许多个输入信号同时有效，按优先级顺序，对最高优先级的输入进行编码。
4. 数据选择器和数据分配器的功能正好相反，互为逆过程。
状态只能改变一次。
（ √ ）
（ × ）
5.
在时钟脉冲的一个变化周期中，主从结构的RS触发器的主触发器的
改正：在时钟脉冲的一个变化周期中，主从结构的RS触发器的从触发器的状态只改变一次，
（ × ）
而主触发器的状态可能会改变多次。
三．
填空题：（每空1分，共20分）
1. 半导体数码显示器的内部接法有两种形式：共 阴极
接法和共 阳极 接法。
2. 消除竟争冒险的方法有 修改逻辑设计 、 接入滤波电容
、 引入选通脉冲 等。
3.
在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的 空翻 ，
触发方式为
主从 式或 边沿 式的触发器不会出现这种现象。
4.
一个基本RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是
____RS=0____。
5.
无符号二进制数A=(1011010)
2
，B=(101111)
2
，求：
A + B＝( 10001001 )
2
； A - B＝(
101011 )
2
6. n变量的逻辑函数有 2
n
个最小项，任意两个最小项的乘积为 0 。
7. CMOS反相器是由
NMOS 管和 PMOS 管组成的互补电路。
8. TTL或非门多余输入端应
接低电平 。三态门的输出除了有高、低电平外，还有
一种输出状态叫 高阻 态
9. JK触发器的特性方程是 Q
*
= JQ+KQ
。
10. 在数字电路中，三极管主要工作在 导通 和 截止 两种稳定状态。
四． 函数化简题（8分）
1) F = ( (A’+B’+C’)
(D’+E’) )’ (A’+B’+C’+DE) （4分）
解：F = (
(A’+B’+C’)’ + (D’+E’)’ ) (A’+B’+C’+DE)
= (
(A’+B’+C’)’ + DE ) ( (A’+B’+C’) + DE)
=
(A’+B’+C’)’ (A’+B’+C’) + DE (A’+B’+C’) + DE
(A’+B’+C’)’ +DE
= 0 + DE + DE
= DE
2) F=(A+B+C’)(A+C)(A+B’)(A+B+D+EH) （4分）
解：F的对偶式：F* = ABC’ + AC + AB’ + ABD (E+H)
= A ( BC’ + C + B’ + BD(E + H) )
= A ( C
+ B + B’ + BD(E + H) )
= A
所以：F =
(F*)*=A*=A
五．
分析下图所示电路，写出Z1、Z2的逻辑表达式，列出真值表，说明电路的逻辑功能。
（10分） <
/p>
A
B
C
I
A
2
A
1
A
0
F
0
'
F
1
'
F
2
'
F
3
'
F
4
'
F
5
'
F
6
'
F
7
'
Z1
S
1
S
2
'
S
3
'
解：（1）列表达式（4分）
Z2
Z1m
1
m
2
m
4
m
7
Z2m
1
m
2
m
3
m
7
（2）列真值表（4分）
（3）逻辑功能为：全减器（2分）
六．
设下列各触发器初始状态为0，试画出在CP作用下触发器的输出波形(10分)
1
CPKQ'
JQ
Q
1
CP
KQ'
JQ
Q
2
(a)(b)
CP
Q
1
0
Q
2
0
解：图(a)中：J=K=1, Q*=JQ’+K’Q=Q+0=Q；——翻转（2分）
JK触发器在时钟CP的下降沿触发； （1分）
图(b)中：J=Q’,
K=Q, Q*=JQ’+K’Q=QQ+QQ=Q， （2分）
JK触发器在时钟CP的上升沿触发； （1分）
所以，输出波形如下：
CP
Q
1
0
Q
2
0
（2分）
（2分）
七． 设计一个将一位十进制数的余3码转换成二进制数的组合电路，电路框图如图
3所示。
（余三码定义如下：对于同样的十进制数字，其表示比8421码多0011；各位无固定的权。）（22分）
图3
要求：
1)
填写表1所示真值表；（6分）
ABCD
0000
0001
0010
0011
0100
0101
0110
0111
表1
WXYZ ABCD
1000
1001
1010
1011
1100
1101
1110
1111
WXYZ
2) 利用图4所示卡诺图，求出输出函数最简与-
或表达式（8分）；
WX
Y
3)
用VHDL语言实现该电路功能（8分）。
解：1）填写表1所示真值表；（6分）
表1 真值表
ABCD WXYZ ABCD
0000
0001
0010
0011
0100
0101
0110
0111
XXXX
XXXX
XXXX
0000
0001
0010
0011
0100
1000
1001
1010
1011
1100
1101
1110
1111
Z
WXYZ
0101
0110
0111
1000
1001
XXXX
XXXX
XXXX
2）利用卡诺图，求出输出函数最简与-
或表达式如下：（8分）
××
×
××
1
×
1××
1
×
1
×
1
××
1
WX
××
1
×
1
×
×
1
×
1
×
1
1
1
×
×
1
×××
1
Y
由卡诺图得出输出函数表达式如下：
W=AB+ACD
X=B’D’+B’C’+BCD
Y=C’D+CD’
Z=D’
Z
3) 用VHDL语言实现该电路功能:
（8分）
答案一：
LIBRARY ieee;
USE
_logic_;
ENTITY e3code IS
PORT(
a,b,c,d : IN STD_LOGIC;
w,x,y,z : OUT
STD_LOGIC);
END e3code;
ARCHITECTURE
e3codea OF e3code IS
BEGIN
PROCESS
(a,b,c,d)
VARIABLE t1,t2,t3,t4 : STD_LOGIC;
BEGIN
t1 := (a AND b) OR (a AND c AND
d);
t2 := ((NOT b) AND (NOT d)) OR ((NOT b)
AND (NOT c)) OR (b AND c AND d);
t3 :=
((NOT c) AND d) OR (c AND (NOT d));
t4 :=
NOT d;
w <= t1;
x <= t2;
y
<= t3;
z <= t4;
END PROCESS;
END
e3codea;
答案二：
LIBRARY
ieee;
USE _LOGIC_;
USE _LOGIC_;
USE
_LOGIC_;
ENTITY e3code2 IS
PORT(
abcd : IN STD_LOGIC_VECTOR(3 downto
0);
wxyz : OUT STD_LOGIC_VECTOR(3 downto
0));
END e3code2;
ARCHITECTURE
e3codea OF e3code2 IS
BEGIN
--VARIABLE
t1,t2,t3,t4 : STD_LOGIC;
PROCESS (abcd)
VARIABLE t1,t2 : INTEGER;
BEGIN
t1 :=
CONV_INTEGER(abcd); -- 将abcd转换为整型
IF
(t1>=3 AND t1<=12) THEN --
如果abcd是余3码，则进行转换
t2 := t1-3;
wxyz<=CONV_STD_LOGIC_VECTOR(t2,4);
--将t2转换为STD_LOGIC_VECTOR
--并赋值给信号wxyz
ELSE
wxyz<=
END IF;
END PROCESS;
END e3codea;
《数字系统设计》期中考试
试卷A （闭卷）
班级
学号 姓名 成绩
一．
单项选择题（每题2分，共20分）
1. 表示任意两位无符号十进制数需要（ B
）二进制数。
A．6 B．7 C．8 D．9
2. 补码1．1000的真值是（ D ）。
A． +1.0111 B.
-1.0111 C. -0.1001 D. -0. 1000
3.
根据反演规则，F=(A’+C)(C+DE)+E’的反函数为（ A ）。
A.
F=(AC+C(D+E))E
C. F'=(AC’+C’D’+E’)E
B. F’=AC+C(D+E)E
D. F’=A’C+C(D+E)E’
4.
要使JK触发器在时钟作用下的新态与初态相反，JK端取值应为（ D ）。
A．JK=00
B. JK=01 C. JK=10 D. JK=11
5.
设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（ B ）个2输入
的异或门。
A．2 B. 3 C. 4 D. 5
6. 在下列三个逻辑函数表达式中，（ A ）是最小项表达式。
A.
Y(A,B)=AB’+A’B
B. Y(A,B,C)= AB’+A’B
+A’BC+AB’C
D. Y(A,B,C,D)=A’B’C’+AC’B+ABC+A’B’C
C. Y(A,B,C)=A’BC+AB’C+BC’
7. 采用OC门主要解决了（ B
）。
A. TTL与非门不能相与的问题 B.
TTL与非门不能线与的问题
C. TTL与非门不能相或的问题
A.
(A’+B’)(C’+D’)
C. (A+B’)(C+D’)
D.
TTL与非门抗干扰的问题
8. 逻辑函数F=AB+CD，其对偶函数F*为（ C ）。
B. (A’+B)(C’+D)
D. (A+B)(C+D)
9.
逻辑函数Y=(AB+B)CD+(A+B)(B+C)的最简与或形式为（ B ）。
A.
AB+C B. AC+B C. A+BC D. AB+BC+AC
10.
卡诺图上变量的取值顺序是采用（ B
）的形式，以便能够用几何上的相邻关系表示
逻辑上的相邻。
A. 二进制码
B. 循环码 C. ASCII码 D. 十进制码
二． 判断题（判断
各题正误，正确的在括号内记“∨”,错误的在括号内记“×”,并在划线处改
正。每题2分，共10分
）
1. 原码和补码均可实现将减法运算转化为加法运算。
改正：补码可实现将减法运算转化为加法运算，原码不行。
2.
并行加法器采用超前进位（并行进位）的目的是简化电路结构。 （ × ）
改正：并行加法器采用超前进位（并行进位）的目的是为了提高运算速度。
3.
优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。 （ × ）
改正：优先编码器允许多个输入信号同时有效，按优先级顺序，对最高优先级的输入进行编码。
4. 数据选择器和数据分配器的功能正好相反，互为逆过程。
状态只能改变一次。
（ √ ）
（ × ）
5.
在时钟脉冲的一个变化周期中，主从结构的RS触发器的主触发器的
改正：在时钟脉冲的一个变化周期中，主从结构的RS触发器的从触发器的状态只改变一次，
（ × ）
而主触发器的状态可能会改变多次。
三．
填空题：（每空1分，共20分）
1. 半导体数码显示器的内部接法有两种形式：共 阴极
接法和共 阳极 接法。
2. 消除竟争冒险的方法有 修改逻辑设计 、 接入滤波电容
、 引入选通脉冲 等。
3.
在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的 空翻 ，
触发方式为
主从 式或 边沿 式的触发器不会出现这种现象。
4.
一个基本RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是
____RS=0____。
5.
无符号二进制数A=(1011010)
2
，B=(101111)
2
，求：
A + B＝( 10001001 )
2
； A - B＝(
101011 )
2
6. n变量的逻辑函数有 2
n
个最小项，任意两个最小项的乘积为 0 。
7. CMOS反相器是由
NMOS 管和 PMOS 管组成的互补电路。
8. TTL或非门多余输入端应
接低电平 。三态门的输出除了有高、低电平外，还有
一种输出状态叫 高阻 态
9. JK触发器的特性方程是 Q
*
= JQ+KQ
。
10. 在数字电路中，三极管主要工作在 导通 和 截止 两种稳定状态。
四． 函数化简题（8分）
1) F = ( (A’+B’+C’)
(D’+E’) )’ (A’+B’+C’+DE) （4分）
解：F = (
(A’+B’+C’)’ + (D’+E’)’ ) (A’+B’+C’+DE)
= (
(A’+B’+C’)’ + DE ) ( (A’+B’+C’) + DE)
=
(A’+B’+C’)’ (A’+B’+C’) + DE (A’+B’+C’) + DE
(A’+B’+C’)’ +DE
= 0 + DE + DE
= DE
2) F=(A+B+C’)(A+C)(A+B’)(A+B+D+EH) （4分）
解：F的对偶式：F* = ABC’ + AC + AB’ + ABD (E+H)
= A ( BC’ + C + B’ + BD(E + H) )
= A ( C
+ B + B’ + BD(E + H) )
= A
所以：F =
(F*)*=A*=A
五．
分析下图所示电路，写出Z1、Z2的逻辑表达式，列出真值表，说明电路的逻辑功能。
（10分） <
/p>
A
B
C
I
A
2
A
1
A
0
F
0
'
F
1
'
F
2
'
F
3
'
F
4
'
F
5
'
F
6
'
F
7
'
Z1
S
1
S
2
'
S
3
'
解：（1）列表达式（4分）
Z2
Z1m
1
m
2
m
4
m
7
Z2m
1
m
2
m
3
m
7
（2）列真值表（4分）
（3）逻辑功能为：全减器（2分）
六．
设下列各触发器初始状态为0，试画出在CP作用下触发器的输出波形(10分)
1
CPKQ'
JQ
Q
1
CP
KQ'
JQ
Q
2
(a)(b)
CP
Q
1
0
Q
2
0
解：图(a)中：J=K=1, Q*=JQ’+K’Q=Q+0=Q；——翻转（2分）
JK触发器在时钟CP的下降沿触发； （1分）
图(b)中：J=Q’,
K=Q, Q*=JQ’+K’Q=QQ+QQ=Q， （2分）
JK触发器在时钟CP的上升沿触发； （1分）
所以，输出波形如下：
CP
Q
1
0
Q
2
0
（2分）
（2分）
七． 设计一个将一位十进制数的余3码转换成二进制数的组合电路，电路框图如图
3所示。
（余三码定义如下：对于同样的十进制数字，其表示比8421码多0011；各位无固定的权。）（22分）
图3
要求：
1)
填写表1所示真值表；（6分）
ABCD
0000
0001
0010
0011
0100
0101
0110
0111
表1
WXYZ ABCD
1000
1001
1010
1011
1100
1101
1110
1111
WXYZ
2) 利用图4所示卡诺图，求出输出函数最简与-
或表达式（8分）；
WX
Y
3)
用VHDL语言实现该电路功能（8分）。
解：1）填写表1所示真值表；（6分）
表1 真值表
ABCD WXYZ ABCD
0000
0001
0010
0011
0100
0101
0110
0111
XXXX
XXXX
XXXX
0000
0001
0010
0011
0100
1000
1001
1010
1011
1100
1101
1110
1111
Z
WXYZ
0101
0110
0111
1000
1001
XXXX
XXXX
XXXX
2）利用卡诺图，求出输出函数最简与-
或表达式如下：（8分）
××
×
××
1
×
1××
1
×
1
×
1
××
1
WX
××
1
×
1
×
×
1
×
1
×
1
1
1
×
×
1
×××
1
Y
由卡诺图得出输出函数表达式如下：
W=AB+ACD
X=B’D’+B’C’+BCD
Y=C’D+CD’
Z=D’
Z
3) 用VHDL语言实现该电路功能:
（8分）
答案一：
LIBRARY ieee;
USE
_logic_;
ENTITY e3code IS
PORT(
a,b,c,d : IN STD_LOGIC;
w,x,y,z : OUT
STD_LOGIC);
END e3code;
ARCHITECTURE
e3codea OF e3code IS
BEGIN
PROCESS
(a,b,c,d)
VARIABLE t1,t2,t3,t4 : STD_LOGIC;
BEGIN
t1 := (a AND b) OR (a AND c AND
d);
t2 := ((NOT b) AND (NOT d)) OR ((NOT b)
AND (NOT c)) OR (b AND c AND d);
t3 :=
((NOT c) AND d) OR (c AND (NOT d));
t4 :=
NOT d;
w <= t1;
x <= t2;
y
<= t3;
z <= t4;
END PROCESS;
END
e3codea;
答案二：
LIBRARY
ieee;
USE _LOGIC_;
USE _LOGIC_;
USE
_LOGIC_;
ENTITY e3code2 IS
PORT(
abcd : IN STD_LOGIC_VECTOR(3 downto
0);
wxyz : OUT STD_LOGIC_VECTOR(3 downto
0));
END e3code2;
ARCHITECTURE
e3codea OF e3code2 IS
BEGIN
--VARIABLE
t1,t2,t3,t4 : STD_LOGIC;
PROCESS (abcd)
VARIABLE t1,t2 : INTEGER;
BEGIN
t1 :=
CONV_INTEGER(abcd); -- 将abcd转换为整型
IF
(t1>=3 AND t1<=12) THEN --
如果abcd是余3码，则进行转换
t2 := t1-3;
wxyz<=CONV_STD_LOGIC_VECTOR(t2,4);
--将t2转换为STD_LOGIC_VECTOR
--并赋值给信号wxyz
ELSE
wxyz<=
END IF;
END PROCESS;
END e3codea;