公务员考试历年真题-参观企业心得体会

6、位宽不变的情况下，4'b1001<<2=（ 4’b0100 ），4'b1001>>2=（ 4’b0010
考核课程名称 开(闭)卷

闭
装














订
















线


可否用计算器
是
期末考试试卷(A卷)
EDA技术
）。
考试时间(分钟)

120
7、Verilog- HDL中，时序电路的设计一般要包含两个输入信号，分别是（ 时钟 ）
信号和（ 复位 ）信号。
第二学期
8、 用EDA技术进行电子系统设计的目标是最终完成（专用集 成电路（ASIC））
试卷适用专业、年级13级电子科学与技术本科（1）、（2）班（简称：13电 子本科）
的设计。
9、 系统函数（ $$time ）可以返回一个64比特的整数来表示的当前仿真时刻
考生所在专业、年级、班级 考生姓名 学号
值。系统函数（ $$realtime ）可以返回一个实型数来表示的当前仿真时刻值。
考生须知！
10、系统函数（$$finish ）的作用是退出仿真器，返回主操作系统。系统函数
1
．
本试卷共2页，有五个大题，21个小题
．

（ $$stop ）的作用是把EDA工具(例如仿真器)置成暂停模式，在仿真环境下
给出一个交互 式的命令提示符，将控制权交给用户。
2
．
所有试题都必须在答题纸相应位置做答，否则不给分
．


二、选择题： (选择一个正确的答案填入括号内，每小题3分，共30分 )
3
．
如加有空白答题纸，请在空白答题纸右上方顶端写明所在班级、姓名及学号
．
11、已知 “a =1'b1; b=3'b001;”那么{a,b}＝（A ）
A、 4'b1001 B、3'b001 C、4'b 0011 D、3'b101
4
．
考试结束，本试卷与答题纸一同上交，缺一不可
．

12、在verilog中，下列语句哪个不是分支语句？（ D ）
A、 if-else B、case C、 casez D、 repeat
5
．
本试卷为两面印刷
．

13、请根据以下两条语句的执行：reg [7:0] A; A<=8'd0; A=2'hFF;最后变量A中的值
是（ B）
一、填空题：（每空1.5分，共30分）
A 、8'h03 B、 8'b0000_0011 C、 8'b1111_1111 D 、8'b11111111
1、wire[15:0] wire_b表示连线宽度为（ 16 ）位，其最高位为（ 15 ），
14、在verilog语言中，a=4'b1011，b=4'b1111，那么 ~(a!=b)是（ A ）
最低位为（ 0 ）。
A、0 B、1 C、x D、z
2、若A=5’b11011,B=5’b10101,则有A&B =（ 5’b10001 ） A|B=
15、在verilog语言中，表达式x===x的值是。B
（ 5’b11111 ） ~A=（ 5’b00100 ）
A、0 B、1 C、x D、z
3、若A=8’b10000100，位宽不变的情况下，则A<<3的结果为（ 8’b00100000 ）
16、reg mema [n-1:0]表示（ D ） 。
A>>3的结果为（ 8’b00010000 ）
A．一个（n-1）位的寄存器；
4、在Verilog- HDL语言中，在模块名之前都必须写关键字（ module ）。
B．一个由（n-1）个1位寄存器构成的存储器组；
5、if(a) out1<=int1; else out1<=int2;当a= （ 1 ） 执行out1<=int1 ；当a=
C．一个n位的寄存器；
（ 0 ） 执行out1<=int2
D．一个由n个1位寄存器构成的存储器组。
17. 若a=4'd10，b=4b'1011，x=5'hF，y=5'b1110，则(a>b) && (x>y)为（D ）。
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A、z B、x C、1 D、0
18、下列标识符中，（ A ）是不合法的标识符。
A、9moon B、State0 C、Not_Ack_0 D、signall
19、 forever #5 clk=!clk; 该语句将产生一个周期为（ C ）的信号。
A、5 B、2.5 C、10 D、20
20、如果线网类型变量说明后未赋值，起缺省值是（ D ）
A、x B、1 C、0 D、z

三、简答题（每小题5分，共15分）
21、简要说明自顶向下的集成电路设计思想。
自顶向下的设计（即TOP_DOWN设计 ）是从系统级开始，把系统划分为基本单
元，然后再把每个基本单元划分为下一层次的基本单元，一直这 样做下去，直到可
以直接用EDA元件库中的元件来实现为止。

22、简述基于数字集成电路设计流程包括哪些步骤?
（1）系统构架：从整体上把握这颗芯 片需要哪些电路模块，各个模块之间应该怎
样相互连接，应该走怎样的工作流程。
（2）分模块写出Verilog代码。
（3）用前仿来验证Verilog代码生成的电路是否正确。
（4）通过FPGA进行实物的验证。
（5）DC综合，把通过验证的Verilog代码转换成门级网表。
（6）通过布局布线生成版图。
（7）通过后仿验证布局布线后的电路功能是否正确。

23、verilog中有哪几种变量类型，并说明它们的关键字、用途和特征。
（1）网络型：表示硬件单元之间的连接，通常以关键字wire开头，它对应于电路
中的一根连线，通 常作为组合电路的输出变量。（2）寄存器型：通常以reg开头，
表示一个存储数据的空间，通常用作 时序电路中的输出变量。（3）memory型：Verilog
HDL通过对reg型变量建立数组 来对存储器建模，可以描述RAM型存储器，ROM
存储器和reg文件。数组中的每一个单元通过一个 数组索引进行寻址。memory型
数据是通过扩展reg型数据的地址范围来生成的。


四、设计题（每小题10分，共10分）
24、设计一个七段码显示译码电路 ，将输入端的4位二进制数据以10进制显示到
7段数码管上。7段码的结构和电路功能如图所示。
`timescale 1ns1ps
module qdm(in,out,clk,rst);
input [3:0] in;
input clk,rst;
output reg [6:0] out;
always@(negedge rst or posedge clk)
if (!rst)
out<=7'b0;
else
case(in)
4'd0: out<=7'b1111110;
4'd1: out<=7'b0110000;
4'd2: out<=7'b1101101;
4'd3: out<=7'b1111001;
4'd4: out<=7'b0110011;
4'd5: out<=7'b1001011;
4'd6: out<=7'b1011111;
4'd7: out<=7'b1110000;
4'd8: out<=7'b1111111;
4'd9: out<=7'b1111011;
default: out<=7'b0000000;
endcase
endmodule
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end
assign c=(2’h3==q)
endmodule （写对代码12分）

四进制加法计数器（3分）



五、程序题（每小题15分，共15分）
25、根据下列给定的仿真输入输出波形图，说明完 成此功能的电路是什么功能电
路？并写出对应的Verilog HDL描述程序（图中clk,clr为输入，q,c为输出）。

解
module counter(clk,clr,q,c)
input clk,clr;
output ret[1:0] q;
output c;
always@(posedge clk or negedge clr)
begin
if(~clr) q<=2’h0;
else
begin
if(2’h3==q) q<=2’h0;
else q<=q+2’h1;
end
：
装














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第 3
线
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