一位二进制全加器
别妄想泡我
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2021年01月17日 16:28
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一位二进制全加器的设计
一、实验目的
（
1
）学习
MAX+PLUSH II
软件的基本使用方法。
（
2
）学习
EL- EDA-V
型
EDA
实验开发系统的基本使用方法。
（
3
）了解
VHDL
程序的基本结构。
二、实验内容
设计并调试好一个
1
位二进制全加器，
并用
EL-EDA-V
型
EDA
实验开发系统
（拟采用
的实验芯片的型号为
EP1K10 0QC208-3
）进行系统仿真、硬件验证。设计
1
位二进制全加器
时要求 先用异或门和二输入端与非门设计出一个
1
位二进制全加器，再由
VHDL
语 言描述
该全加器。
三、实验条件
（
1
）电脑。
（
2
）开发软件：
MAX+PLUSII
。
< br>（
3
）实验设备：
EL
—
EDA
—
V
型、
EDA
实验开发系统。
（
4
）拟用芯片 ：
ACEX1K:EP1K100QC208-3
。
四、实验设计
（
1)
全加器的逻辑图
由异或门和二输入端与非门构成的
1
位二进制全加器如图所示：
A
PIN_7
B
PIN_8
INPUT
VCC
INPUTVCC
XOR
XOR
OUTPUT
S
inst
inst 1
PIN_37
C
INPUT
VCC
PIN_9
NAND2
inst2
NAND2
OUTPUT
CO
inst3
NAN D2
PIN_36
inst4
（
2
）
VHDL
源程序
----
全加器的
VHDL
描述
1
）
.
数据流描述法
LIBRARY ieee;
USE _logic_;
ENTITY ADDER IS
PORT
(
A,B,CI: IN
STD_LOGIC;
SO,CO
: OUT
STD_LOGIC
);
END ENTITY ADDER;
ARCHITECTURE a OF ADDER IS
BEGIN
SO<=A XOR B XOR CI;
CO<=(A NAND B)NAND(CI NAND (A XOR B));
END a;
2
）寄存器传输描述
LIBRARY IEEE;
USE _LOGIC_;
USE _LOGIC_;
ENTITY ADDER IS
PORT( A,B,C:IN STD_LOGIC;
S,CO:OUT STD_LOGIC);
END ADDER;
architecture art of ADDER IS
component XOR_1
PORT( A1,B1: IN STD_LOGIC;
C1: OUT
STD_LOGIC);
END component;
component NAND_2
PORT(A1,B1: IN
STD_LOGIC;
C1: OUT
STD_LOGIC);
END component;
SIGNAL S1,S2,S3: STD_LOGIC;
BEGIN
U1:XOR_1 PORT MAP(A,B,S1);
U2:XOR_1 PORT MAP(S1,C,S);
U3:NAND_2 PORT MAP(A1=>S1,B1=>C,C1=>S2);
U4:NAND_2 PORT MAP(A1=>A,B1=>B,C1=>S3);
U5:NAND_2 PORT MAP(A1=>S2,B1=>S3,C1=>CO);
END art;
LIBRARY IEEE;
USE _LOGIC_;
entity XOR_1 is
PORT(A1,B1: IN STD_LOGIC;
C1:OUT STD_LOGIC);
END XOR_1;
architecture b OF XOR_1 IS
BEGIN
C1<=A1 XOR B1;
END b;
LIBRARY IEEE;
USE _LOGIC_;
entity NAND_2 is
PORT(A1,B1: IN STD_LOGIC;
C1:OUT STD_LOGIC);
END NAND_2;